ルネサスエレクトロニクスは、3nm FinFETプロセスを用いたコンフィギュラブルなTCAM(Ternary Content Addressable Memory)を開発したと発表した。高密度化、低消費電力化、機能安全の強化を同時に実現し、車載用途にも適用可能という。
この成果は、2月15日から19日まで米国サンフランシスコで開催される国際固体素子回路会議ISSCC 2026にて発表された。
5Gの普及やクラウド・エッジコンピューティングの拡大に伴い、ネットワークトラフィックが急増する中、TCAMには256ビット×4096エントリ級の大規模で多様な構成が求められている。しかし、従来のハードマクロのみに依存した大容量化では、バンクやリピータの増加による周辺回路面積が増大し、タイミング収束も難しくなるという課題があった。
加えて、検索時の消費電力増加も大きな課題である。さらに車載アプリケーションでは、ISO26262等の機能安全規格への対応として、より高いセーフティーカバレッジが求められる。
新開発のTCAMハードマクロは、検索キー幅8～64ビット、エントリ深さ32～128という小粒度のメモリコンパイラとしてサポートする。これを超える構成(例:256ビット×4096エントリ)は、このハードマクロとツールによるソフトマクロの自動生成技術を組み合わせることで、単一マクロとして広い範囲をカバーできるコンフィギュラブルな構成を可能とした。
この結果、1チップ内でアプリケーションが求める多様なTCAM構成を柔軟かつ高密度に実現できる。これにより、業界最高レベルのメモリ密度5.27Mb/mm²を実現した。
ハードマクロに全ミスマッチ検出回路を搭載し、2段構成のパイプライン検索を行う。第1段の検索結果に応じて、2段目の検索を続けるか停止するかを制御できるため、不要な消費電力を抑制できる。
例えば64～256ビット×512エントリの構成では、検索エネルギーの低減を実現した。マクロ列(ビット幅)方向のパイプライン検索(キー分割あり・>64bit)では最大71.1%削減。マクロ行(エントリ深さ)方向のパイプライン検索(キー分割なし・≦64bit)では最大65.3%削減した。
この段階化により、256ビット×512エントリ構成において、低消費電力性能となる検索エネルギーは0.167fJ/bit(フェムトジュール/ビット)を実現した。タイミング負荷も分散され、クロックを高速化できるため、1.7GHzの検索速度を達成した。
結果、TCAMの総合性能指数(密度×速度÷エネルギー)Figure of Merit(FOM)では53.8となり、従来研究と比較して最高の性能を示した。
TCAMでは、同一アドレスのビットセルが物理的に隣接するため、ソフトエラー発生時にダブルビットエラーが生じると、従来のSECDED(Single Error Correction, Double Error Detection)のECC(誤り検出・訂正)では訂正できないという課題があった。
本技術では、この問題に対応。ユーザデータとECCパリティで構成されるデータバスを奇数バスと偶数バスに分割してメモリセル間の物理距離を確保することで、ダブルビットエラーを単一ビットエラー相当に抑えて訂正可能にした。ECCパリティを専用SRAMに格納し、TCAMと独立したアドレスデコーダを持つことで、TCAMへの書き込み時に誤ったアドレスが選択される場合の検出性を高めた。これらにより、車載用途で求められる機能安全のカバレッジを大幅に向上した。
本TCAMは、柔軟な検索キー幅とエントリ深さの構成に対応し、電力削減と機能安全の堅牢性を両立することで、多様なニーズに応えることが可能。車載用だけでなく、センサとプロセッサ間で高速データがやり取りされる産業機器やコンシューマ機器にも非常に有効だ。
ルネサスは今後も、大容量・低消費電力・高信頼のメモリアーキテクチャの技術開発を推進していく。
